A 1 GHz CMOS comparator with dynamic offset control technique

Xiaolei Zhu, Sanroku Tsukamoto, Tadahiro Kuroda

    研究成果: Conference contribution

    3 被引用数 (Scopus)

    抄録

    A dynamic offset control technique that employs charge compensation by timing control is proposed for comparator design in scaled CMOS technology. The analysis has been verified by fabricating a 65 nm CMOS 1.2 V 1 GHz comparator that occupies 25 x 65 μm2 and consumes 380 μW. Circuits for offset control occupies 21% of the areas and 12% of the power consumption of the whole comparator chip.

    本文言語English
    ホスト出版物のタイトルProceedings of the ASP-DAC 2009
    ホスト出版物のサブタイトルAsia and South Pacific Design Automation Conference 2009
    ページ103-104
    ページ数2
    DOI
    出版ステータスPublished - 2009
    イベントAsia and South Pacific Design Automation Conference 2009, ASP-DAC 2009 - Yokohama, Japan
    継続期間: 2009 1 192009 1 22

    出版物シリーズ

    名前Proceedings of the Asia and South Pacific Design Automation Conference, ASP-DAC

    Other

    OtherAsia and South Pacific Design Automation Conference 2009, ASP-DAC 2009
    国/地域Japan
    CityYokohama
    Period09/1/1909/1/22

    ASJC Scopus subject areas

    • コンピュータ サイエンスの応用
    • コンピュータ グラフィックスおよびコンピュータ支援設計
    • 電子工学および電気工学

    フィンガープリント

    「A 1 GHz CMOS comparator with dynamic offset control technique」の研究トピックを掘り下げます。これらがまとまってユニークなフィンガープリントを構成します。

    引用スタイル