A 1 TB/s 1 pJ/b 6.4 mm 2/TB/s QDR inductive-coupling interface between 65-nm CMOS logic and emulated 100-nm DRAM

Noriyuki Miura, Mitsuko Saito, Tadahiro Kuroda

    研究成果: Article査読

    22 被引用数 (Scopus)

    抄録

    1 TB/s 1 pJ/b 6.4 mm 2/TB/s inductive-coupling interface between 65-nm complementary metal-oxide-semiconductor (CMOS) logic and emulated 100-nm dynamic random access memory (DRAM) is developed. BER <10 -16 operation is examined in 1024-bit parallel links. Compared to the latest wired 40-nm DRAM interface, the bandwidth is increased to 32 ×, and the energy consumption and the layout area are reduced to 1/8 and 1/22, respectively.

    本文言語English
    論文番号6199998
    ページ(範囲)249-256
    ページ数8
    ジャーナルIEEE Journal on Emerging and Selected Topics in Circuits and Systems
    2
    2
    DOI
    出版ステータスPublished - 2012

    ASJC Scopus subject areas

    • 電子工学および電気工学

    フィンガープリント

    「A 1 TB/s 1 pJ/b 6.4 mm <sup>2</sup>/TB/s QDR inductive-coupling interface between 65-nm CMOS logic and emulated 100-nm DRAM」の研究トピックを掘り下げます。これらがまとまってユニークなフィンガープリントを構成します。

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