BRein memory: A 13-layer 4.2 K neuron/0.8 M synapse binary/ternary reconfigurable in-memory deep neural network accelerator in 65 nm CMOS

Kota Ando, Kodai Ueyoshi, Kentaro Orimo, Haruyoshi Yonekawa, Shimpei Sato, Hiroki Nakahara, Masayuki Ikebe, Tetsuya Asai, Shinya Takamaeda-Yamazaki, Tadahiro Kuroda, Masato Motomura

    研究成果: Conference contribution

    57 被引用数 (Scopus)

    抄録

    A versatile reconfigurable accelerator for binary/ternary deep neural networks (DNNs) is presented. It features a massively parallel in-memory processing architecture and stores varieties of binary/ternary DNNs with a maximum of 13 layers, 4.2 K neurons, and 0.8 M synapses on chip. The 0.6 W, 1.4 TOPS chip achieves performance and energy efficiency that is 10-102 and 102-104 times better than a CPU/GPU/FPGA.

    本文言語English
    ホスト出版物のタイトル2017 Symposium on VLSI Circuits, VLSI Circuits 2017
    出版社Institute of Electrical and Electronics Engineers Inc.
    ページC24-C25
    ISBN(電子版)9784863486065
    DOI
    出版ステータスPublished - 2017 8月 10
    イベント31st Symposium on VLSI Circuits, VLSI Circuits 2017 - Kyoto, Japan
    継続期間: 2017 6月 52017 6月 8

    出版物シリーズ

    名前IEEE Symposium on VLSI Circuits, Digest of Technical Papers

    Other

    Other31st Symposium on VLSI Circuits, VLSI Circuits 2017
    国/地域Japan
    CityKyoto
    Period17/6/517/6/8

    ASJC Scopus subject areas

    • 電子材料、光学材料、および磁性材料
    • 電子工学および電気工学

    フィンガープリント

    「BRein memory: A 13-layer 4.2 K neuron/0.8 M synapse binary/ternary reconfigurable in-memory deep neural network accelerator in 65 nm CMOS」の研究トピックを掘り下げます。これらがまとまってユニークなフィンガープリントを構成します。

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