Design and implementation of a handshake join architecture on FPGA

Yasin Oge, Takefumi Miyoshi, Hideyuki Kawashima, Tsutomu Yoshinaga

研究成果: Article査読

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抄録

A novel design is proposed to implement highly parallel stream join operators on a field-programmable gate array (FPGA), by examining handshake join algorithm for hardware implementation. The proposed design is evaluated in terms of the hardware resource usage, the maximum clock frequency, and the performance. Experimental results indicate that the proposed implementation can handle considerably high input rates, especially at low match rates. Results of simulation conducted to optimize size of buffers included in join and merge units give a new intuition regarding static and adaptive buffer tuning in handshake join.

本文言語English
ページ(範囲)2919-2927
ページ数9
ジャーナルIEICE Transactions on Information and Systems
E95-D
12
DOI
出版ステータスPublished - 2012 12
外部発表はい

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