Low power CMOS design challenges

T. Kuroda

    研究成果: Article査読

    7 被引用数 (Scopus)

    抄録

    Technology scaling will become difficult due to power wall. On the other hand, future computer and communications technology will require further reduction in power dissipation. Since no new energy efficient device technology is on the horizon, low power CMOS design should be challenged. This paper discusses what and how much designers can do for CMOS power reduction.

    本文言語English
    ページ(範囲)1021-1028
    ページ数8
    ジャーナルIEICE Transactions on Electronics
    E84-C
    8
    出版ステータスPublished - 2001 8

    ASJC Scopus subject areas

    • 電子材料、光学材料、および磁性材料
    • 電子工学および電気工学

    フィンガープリント

    「Low power CMOS design challenges」の研究トピックを掘り下げます。これらがまとまってユニークなフィンガープリントを構成します。

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